FPGA 时序约束 关于内部信号A到B的延迟定义 如何 ...你所用的延时语句只能在仿真过程中可用，无法综合。而且你要求在FPGA内部实现信号赋值在固定延迟是不可能直接做到的。可有以下方法实现：
1、使用IODELAY
模块实现，是硬件
模块，有些FPGA没有；
2、选择一个合适的时钟，用DFF来延时1个或半个周期，当然异步电路需要注意时序问题；
不是很清楚，FPGA内部需要实现信号赋值的固定时延吗，做了这么久都有不到。
FPGA设计中 为什么要加时序约束?因为时钟周期是预先知道的，而触发器之间的延时是未知的（两个触发器之间的延时等于一个时钟周期），所以得通过约束来控制触发器之间的延时。当延时小于一个时钟周期的时候，设计的逻辑才能稳定工作，反之，代码会跑飞。
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哪位好心的大侠教我如何编写fpga中具体项目的时序...quartus的SDC约束就跟xilinx的ucf约束文件一样，如果SDC资料较少的话，可以看看UCF。
主要用途一般是：
一从输入端口到寄存器：
二寄存器到寄存器 通过设定时钟频率方式进行约束
三寄存器到输出
四创建时钟约束命令
五时钟延迟约束
六时钟抖动约束
七输入和输出延迟约束
八不关心数据传递路径和多拍路径
